طراحی تقویت کننده نمونه بردار و نگه دار بهره واحد

خلاصه

در این مقاله مدار تقویت کننده نمونه بردار و نگه دار با بهره واحد طراحی شده است . این مدار بافر نمونه بردار و نگه دار ، برای استفاده در سر ورودی یک مبدل آنالوگ به دیجیتال 10 بیت و 50 MSps ، طراحی شده است . این مدار با فرکانس 20 مگاهرتز نمونه برداری می‌کند و دامنه خروجی آن 2V p-p,differential می‌باشد و با استفاده از دو تقویت کننده تمام تفاضلی ، ساختار دو طبقه برای این تقویت‌کننده طراحی شده است و بهره 80db و حاشیه فاز 80 درجه با فرکانس گین واحدی برابر 150 مگاهرتز، پس از جبرانسازی، بدست آمده است. این ساختار در تکنولوژی 0.18um TSMC و برای ولتاژ تغذیه 1.8 ولت طراحی و شیبه سازی‌ها توسط نرم‌افزار Hspice صورت گرفته است.

مقدمه

با توجه به روند فزاینده‌ی سرعت و دقت در زمینه‌ی میکروالکترونیک و دیجیتال ، اهمیت کارایی بالا در عناصر واسط بین دنیای آنالوگ و دیجیتال،مانند مبدل‌های داده، قابل درک است و البته مطلوب است که همزمان با این افزایش کارایی ، توان مصرفی نیز کاهش یابد.
برای داشتن دقت بالا در یک مبدل آنالوگ به دیجیتال ، لازم است تا مقدار خطای مدار نمونه بردار و نگه دار ، به حداقل برسد و با افزایش وضوح مبدل (افزایش تعداد بیت‌ها) این حداقل کاهش می‌یابد. برای نداشتن خطا در مبدل ، خطای خروجی نمونه بردار و نگه دار نباید از ½ LSB بیشتر شود . برای یک مبدل آنالوگ به دیجیتال 10 بیتی ، خطای نمونه بردار و نگه دار نباید از بیشتر باشد.
بخشی از خطای مدار تقویت کننده نمونه بردار و نگه دار مربوط به تقویت کننده عملیاتی آن است و بخشی دیگر مربوط به سوییچ‌ها می‌باشد. از دیدگاهی دیگر بخشی از خطا در هنگام نمونه‌برداری رخ می‌دهد(خطای سوییچ‌ها) و بخشی در زمان نگهداری نمونه رخ می‌دهد که به علت غیر ایده‌آلی تقویت کننده عملیاتی است.
در هنگام نمونه‌برداری، با توجه به Ron سوییچ ، خازن نمونه‌برداری باید با ثابت زمانی معادل Ron .Cs شارژ شود و اگرچه با کوچک بودن Ron ، این ثابت زمانی کوچک است ولی به هرصورت خطایی را باعث می‌شود.
در زمان نگهداری (Hold)، خازن نمونه‌برداری در فیدبک تقویت کننده عملیاتی قرار می‌گیرد و رابطه زیر حاصل می‌شود

برای وضوح 10 بیت ، تفاوت خروجی و ورودی باید از ام دامنه ورودی کمتر باشد . همچنین در حالت hold ، تقویت کننده عملیاتی به همراه خازنهای نمونه برداری که در فیدبک آن قرار گرفته‌اند، ثابت زمانی نشستی معادل رابطه زیر ایجاد می‌کند.

بنابراین خطایی معادل تولید می‌کند.
با توجه به اینکه در زمان نمونه‌برداری خروجی تقویت کننده عملیاتی در مقدار طراحی شده برای ولتاژ حالت مشترک ، قرار داده می‌شود ، در زمان hold، خروجی نوسان زیادی دارد و بنابراین با توجه به این تغییرات سیگنال بزرگ خروجی ، slew rate تقویت‌کننده عملیاتی ،پارامتر مهم دیگری در تقویت کننده عملیاتی است که باید به اندازه کافی بزرگ باشد.
با توجه به عوامل ایجاد خطایی که ذکر شد ، ملاحظاتی در طراحی تقویت‌کننده عملیاتی و سوییچ وجود دارد که در ادامه این گزارش به آنها پرداخته و روند طراحی آنها تشریح می‌شود.
در بخش اول گزارش، ملاحظات طراحی بوجود آمده از محدودیت خطا، بررسی و ساختارهای مناسب برای تقویت کننده عملیاتی و سوییچ و نمونه بردار و نگه دار معرفی می‌شوند.در بخش دوم روند طراحی تقویت کننده عملیاتی ونتایج شبیه‌سازی آن ارائه شده است. در بخش سوم روند طراحی سوییچ ذکر شده است و در بخش چهارم ، نتایج شبیه‌سازی مدار کامل نمونه بردار و نگه دار و اندازه گیری خطاهای آن بررسی می‌شوند و در پایان در نتیجه گیری ارتباط عوامل غیرایده‌آلی تقویت کننده عملیاتی و سوییچ با خطای مدار نمونه بردار و نگه دار مرور می‌شود.

بخش اول : ملاحظات طراحی

ساختار پیشنهادی در این طراحی برای مدار تقویت کننده بهره واحد نمونه بردار و نگه دار ، در شکل ( 1) نشان داده شده است.
در این ساختار در حالت نمونه برداری (شکل 2)، خروجی و ورودی تقویت کننده عملیاتی به ولتاژ VCMi متصل می‌شوند و این عمل باعث از بین رفتن اعوجاج خروجی در زمان نمونه‌برداری شده و خطای کلی نمونه بردار و نگه دار را کاهش می‌دهد. در حالت نگهداری (شکل 3)، خازن‌هایی که به اندازه Vi – Vcmi شارژ شده‌اند ، در فیدبک تقویت کننده عملیاتی قرار گرفته و خروجی تقویت کننده عملیاتی که قبلا به اندازه Vcmi شارژ شده است ،به اندازهVi-Vcmi افزایش یافته وVo=Vi - Vcmi + Vcmin = Vi می‌شود.
باز شدن سوییچ‌های فیدبک (S2 , S2’) قبل از سوییچ‌های ورودی(S1 ,S1’) ، خطای ناشی از تزریق بار کانال را بسیار کاهش می‌دهد.
در حالت نمونه‌برداری، مقاومت سوییچ‌ها و خازن‌های نمونه‌برداری، شبکه خازن- مقاومتی با ثابت زمانی τs =RCs ایجاد می‌کنند که باید باشد.
برای سوییچ های استفاده شده در مدار نمونه بردار و نگه دار از سوییچهای Bootstrapped استفاده می کنیم در سوییچ های Bootstrapped در زمان خاموش بودن سوییچ گیت ترانزیستور به زمین متصل است و ترانزیستور cutoff است و در زمان روشن بودن مستقل از سیگنال ورودی دوسر گیت سورس ترانزیستور ولتاژ Vdd قرار می گیرد و سوییچ مقامت ناچیز درین به سورس را دارد.
ولتاژ گیت سورس غیر وابسته به سیگنال ورودی باعث می شود که سوییچ مقاومت متغییری در زمان روشن شدن نداشته باشد و به علت ولتاژ گیت سورس تقریبا ثابت مقاومت آن تقریبا ثابت است برخلاف یک Transmission Gate که در ولتاژ های پایین (کوچکتر ازvthp) و بالا(بزرگتر ازvdd-vthn) که یکی از ترانزیستور ها خاموش می شوند و رفتار متغییری از خود نشان می دهد (شکل 4) ،البته همچنان تغییر مقاومت حالت روشن بودن سوییچ با اثر بدنه و تغییر ولتاژ درین سورس وجود دارد.
همچنین در Bootstrapped Switch خطی بودن سوییچ افزایش میابد و در این سوییچ به دلیل غیر وابسته بودن به سیگنال ورودی می توانیم از ولتاژ 0-Vdd برای سیگنال ورودی استفاده کنیم.
با در نظر گرفتن عوامل خطایی که در مقدمه ذکر شد ، ملاحظاتی برای تقویت کننده عملیاتی و سوییچ به وجود می‌آید که در اینجا بررسی می‌شوند. نظر به اینکه این نمونه بردار و نگه دار برای یک مبدل 10 بیتی طراحی می‌شود، مجموع خطاهای نباید از (½ LSB) بیشتر شود .
ابتدا خطای بهره تقویت کننده عملیاتی را بررسی می‌کنیم. در حالت نگهداری ، خازن نمونه‌برداری در فیدبک تقویت کننده عملیاتی قرار می‌گیرد و رابطه(2) رابطه‌ی ورودی و خروجی را نشان می‌دهد. با توجه به این رابطه و فرض اینکه Cs>>Cp,I باشد ، خطای بهره تقریبا برابر ، می‌باشد. خطای پهنای باند تقویت کننده عملیاتی ، در واقع همان خطای زمان نشست است . در رابطه (3) ، با فرض CS >> CP,I و CL >> CP,I و CL >> CPO ، رابطه (3) ساده شده و می‌توان نتیجه گرفت که که در آن Gm کل تقویت‌کننده عملیاتی است و ωu ، فرکانس قطع حلقه باز تقویت کننده عملیاتی برحسب (rad/s ) می‌باشد. پارامتر بعدی که در تقویت کننده عملیاتی ایجاد خطا می‌کند ، slew rate آن است .
این مدار نمونه بردار و نگه دار با فرکانس نمونه‌برداری 20 مگاهرتز کار می‌کند .بنابراین کل زمان برای نشست خروجی ، 24 ns می‌باشد. از این مقدار زمان ، 8ns را برای نشست سیگنال بزرگ که توسط slew rate محدود می‌شود در نظر گرفته و 16ns باقیمانده ، فرکانس ωu تقویت‌کننده را مشخص می‌کند. بنابراین با توجه به محدودیت ذکر شده و با توجه به اینکه در تقویت‌کننده تفاضلی دوطبقه، slew rate توسط اندازه خازن جبرانسازی میلر و منبع جریان طبقه تفاضلی تعیین می‌شود ، داریم :

حال با توجه به اینکه خطای کل نمونه بردار و نگه دار نباید از بیشتر شود و اگر سهم خطا نمونه‌برداری و opamop را مساوی فرض کنیم ، خطای تقویت کننده عملیاتی نباید از بیشتر شود و خطای opamop ناشی از خطای بهره و خطای پهنای باند می‌باشد و اگر سهم این دو را نیز برابر فرض کنیم :


البته شرایط فوق خوشبینانه است و برای اطمینان پایداری مدار در گوشه‌های PVT ، باید بیشتر باشند . هدف در این طراحی رسیدن به 80db بهره حلقه باز برای تقویت کننده عملیاتی و فرکانس قطع بهره بیشتر از 130Mhz ، می‌باشد. همچنین برای داشتن نشست مناسب خروجی (setteling) ، حاشیه فاز 75 درجه مورد نظر است.
با توجه به بهره موردنظر (80db) ، تنها با ساختارهای تقویت‌کننده دو طبقه می‌توان به هدف رسید. تقویت‌کننده شکل(5) ساختار دو طبقه استفاده شده در این طراحی را نشان می‌دهد که در واقع از دو طبقه تو در توی تمام تفاضلی استفاده شده است.ملاحظات و روند طراحی این تقویت کننده عملیاتی در بخش بعدی بررسی شده است.

بخش دوم : ملاحظات و روند طراحی تقویت کننده عملیاتی

طبق محدودیت‌های خطا که در بخش قبلی برای تقویت کننده عملیاتی بررسی شد ، مشخص شد که تقویت‌کننده‌ای با بهره بیشتر از 80db و فرکانس بهره واحد بیشتر از 120Mhz و حاشیه فاز 75 درجه نیاز است . همچنین برای داشتن slew rate مناسب جریان tail تفاضلی باید حداقل 250uA باشد .با توجه به این نیازها ساختار شکل (5-1) انتخاب شده است.
با توجه به تمام تفاضلی بودن تقویت‌کننده، برای طراحی و اندازه دهی، ابتدا لازم است تا ساختاری را برای CMFB در نظر بگیریم [1]. ساختارهای CMFB مبتنی بر مقایسه‌گر و یک تقویت‌کننده در حلقه فیدبک CMFB ، اگرچه سرعت خوبی در تنظیم خروجی حالت مشترک دارند ولی با توجه به قطب‌های غیرغالبی که در حلقه فیدبک بوجود می آید، مشکلاتی از لحاظ پایداری و جبرانسازی را ایجاد می‌کنند. برای CMFB از ساختار شکل(6) استفاده شده است. این ساختار مشکلات پایداری و جبرانسازی را ندارد ولی به علت استفاده از ترانزیستورهای حالت خطی(triode)، که gm کوچکی دارند، سرعت تنظیم خروجی حالت مشترک کمتر است و زمان آماده شدن مدار برای کارکرد درستش بیشتر است(warm-up time).
در ساختار شکل(6) ، اندازه ترانزیسورهای Mtail و Mbias باید مشابه باشدو اندازه Mref دوبرابر اندازه هریک از M1,M2 باشد. همچنین برای کاهش خطا ناشی از تفاوت Vds ها و اثرات مدولاسیون کانال ، ترانزیستورهای Min1a,Min2a که دقیقا هم‌اندازه ترانزیستورهای ورودی هستند، اضافه شده‌اند.
Min1a و Min2a که دقیقا برابر با ترانزیستور های ورودی انتخاب شده اند برای تنظیم ولتاژ درین سورس Mbias در حدود ولتاژ درین سورس Mtail می باشد تا CMFB دقیقتری داشته باشیم. البته توجه داشته باشید که اندازه های M1 و M2 باید نصف Mref باشد تا با جریان ½ ولتاژ درین سورس نسبتا یکسانی داشته باشند.
البته شایان ذکر است که با توجه به برابر نبودن جریان Mi3 و مجموع Mi1 وMi2 و عدم برابری کامل ولتاژ های درین سورس ترانزیستور های گفته شده در CMFB مقداری خطا به وجود می آید که قابل صرف نظر می باشد.
حال با توجه به مشخص شدن ساختار CMFB تقویت‌کننده و در نظر گرفتن جریان 250 میکروآمپر برای هر طبقه تفاضلی می‌توان ترانزیستورها را اندازه‌دهی و بایاس نمود.
برای بایاس کردن ترانزیستورهای ، ابتدا یک منبع جریان ایده‌آل 60 میکرو آمپری در نظر گرفته می‌شود و به ترانزیستور اتصال دیودی(diode-connected)Ms1 ، داده می‌شود تا ولتاژی برای بایاس گیت ترانزیستورهای منبع جریان tail هر طبقه تفاضلی و همچنین شاخه‌های CMFB ، ایجاد شود. نسبت اندازه این ترانزیستورهای بایاس شده، به اندازه Ms1، باید بگونه ای باشد تا جریان کل هر طبقه تقریبا 250uA شود .اندازه ترانزیستور pmos اتصال دیودی(Msb1,Msb2) که ولتاژ بایاس pmosهای هر طبقه را ایجاد می‌کند، مهم است زیرا با توجه به ثابت بودن جریان وارد شده به آن(تقریبا 250uA )، با تغییر اندازه آن ولتاژ گیت pmosهای بار فعال هر طبقه تغییر کرده و این اندازه ولتاژ گیت ، حد بالای نوسان خروجی هر طبقه را مشخص می‌کند(VG-|Vtp|) . البته نسبت pmosهای بار فعال هر طبقه باید نصف Msb1و Msb2 باشند تا جریان هر شاخه، نصف جریان کل طبقه شود. بزرگتر گرفتن این ترانزیستورها اگرچه میزان سویینگ خروجی را بهبود می‌بخشد ولی خازن‌های پارازیتی که در خروجی ظاهر می‌شوند را نیز بزرگ می‌کند. نسبت طول کانال ترانزیستورهای pmos به nmos باید تقریبا 2.5 برابر باشد تا تفاوت λ آنها جبران و roهای ترانزیستورهای pmos و nmos تقریبا مشابه شوند.
برای جبران سازی این ساختار دوطبقه ، برای شروع از جبران سازی میلر استفاده می کنیم به گونه ای که مطابق شکل(7) بین دو طبقه یک خازن قرار می دهیم تا بر اثر گین طبقه دوم خازن بسیار بزرگ شده(اثر میلر) و قطب غالب(خروجی طبقه اول) را نزدیک و قطب دیگر را دور می کند ، این کار باعث افزایش حد فاز و به تبع آن پایداری می شود.
البته به دلیل به وجود آمدن یک میسر Feed Forward از طریق خازن جبرانساز یک صفر سمت راست ایجاد می شود ( که با کم کردن فاز و افزایش به طور همزمان ، حاشیه فاز را به شدت کاهش می دهد ایجاد مشکل می کند ،برای جلوگیری از این مشکل می توان یک مقاومت ( Rz) با خازن سری کرد و صفر را به سمت راست منتقل کرد ( ω_z=1⁄(C_c (g_(m M6n)-R_z)) ) ، اما راه حل بهتر این است که مانند شکل (8) با استفاده از یک درین مشترک مسیر Feed Forward و به تبع آن صفر را حذف کرد. در واقع با این ساختار جبرانسازی خازن Cc با خازن Cgd,Mcn1سری شده و با توجه به اینکه Cc بسیار بزرگ‌تر از آن است ، حاصل این سری تقریبا برابر همان Cgd,Mcn1 است و اینگونه فرکانس صفر به فرکانس‌های خیلی بالا منتقل می‌شود.
طبق روابط بدست آمده از [1] و مطابق مدار معادل شکل (9) ، بطور تقریبی و برای محاسبه اولیه
) می‌باشند و البته این روابط بسیار ساده شده و تقریبی می باشند و با توجه به تغییر ro ترانزیستورهای جبرانسازی با تغییر جریان بایاس مدار جبرانساز ، اندازه تغییر کرده و می‌توان با تغییر جریان بایاس ، حاشیه فاز را با دقت بسیار خوبی تنظیم نمود.
البته این ساختار باعث محدود شدن حداقل خروجی به اندازه Vgs MC1 + Von MCn2 و کاهش سویینگ خروجی می شود ، اما می توان با زیاد کردن اندازه Mcn1 ، ولتاژ گیت سورس آنرا کم کرد و همچین ولتاژ Von MCn2 را می توان با بزرگ کردن آن کاهش داد و به سویینگ مورد نیاز دست یافت.
گرچه اگر ولتاژ خروجی کاهش یابد ،و ابتدا ترانزیستور nmos منبع جریان شاخه جبرانسازی(Mcn2)، به حالت خطی رود، مقاومت خطی معادل آن (1/Gds i در شکل 9) باعث می‌شود که مقدار جدیدی برای gm2 تعریف شود که gm2(new)=gm2+gds i است و با توجه به روابط ذکر شده در[1] ، مشاهده می‌شود که تغییر gm2 تاثیر زیادی بر محل تقریبی قرارگیری قطبها ندارد و حاشیه فاز تغییر زیادی نخواهد کرد و تغییرات ω_u نیز با توجه به فاصله زیاد آن از مقدار مورد نیاز(87Mhz) قابل قبول است و بنابراین خطای ایجاد شده به علت اندکی خطی شدن ترانزیستور Mcn1، در خروجی‌های پایین ،تا حدودی قابل قبول است. همچنین بالا رفتن خروجی ، تا جایی که MP7,8 به ناحیه خطی بروند ، اگرچه گین را کاهش می‌دهد اما بازهم به علت داشتن بهره‌ی بالاتر از نیاز، این کاهش گین خطای زیادی را به مدار اعمال نمی‌کند. بایاس شاخه جبرانسازی توسط آینه جریانی که با ترانزیستورهای Msbcp)) و(Msbcn) ساخته شده‌است ،ایجاد می‌شود.
با توجه به ساختار جبرانسازی استفاده شده و اندازه‌های تعیین شده برای ترانزیستورها ، خروجی تا حداقل Vgs MCn1 + Von MCn2 می‌تواند پایین بیاید که این مقدار برابر(0.650 + 0.050= 0.7v) و خروجی تا می‌تواند بالا رود که این مقدار برابر (1.8 – 0.23 = 1.57) می‌باشد و بنابراین سویینگ خروجی مدار 0.87 ولت است ولی با توجه به توضیحات قبلی ، می تواند با خطای قابل قبولی 1v p-p نوسان کند و به عبارتی می‌تواند 2Vp-p,differential سویینگ داشته باشد.

بخش سوم: نتایج شبیه سازی

نتایج شبیه سازی AC آپ امپ حلقه باز و مشخصه های آن در گوشه های مختلف طراحی بیان شده است (شکل 10 و جدول 1). سایز های ترانزیستور های مدار مطابق با جدول (2) در نظر گرفته شده اند.
این آپ امپ توانی معادل 2.3335mW در گوشه TT(65)از منبع تغذیه مصرف می کند ، توان مصرفی در گوشه های دیگر نیز مطابق جدول (3) گزارش شده است.
همانطوری که در بخش اول بیان شد از سوییچ ها Bootstrapped استفاده می کنیم. برای یک Bootstrapped Switch از یکی از دو مدار (شکل 11 ) می توانیم استفاده کنیم [2-3]. در مدار (الف) فقط از ترانزیستور های NMOS استفاده شده و علاوه بر این دارای یک ضرب کننده کلاک می باشد ولی در مدار (ب) اینگونه نیست و تعداد ترانزیستور های آن نیز کمتر است ، استفاده از سوییچ ب باعث کاهش مدارات ، ترانزیستور ها و مصرف توان می شود ، چون تعداد سوییچ های مدار کم نیست از سوییچ (ب) استفاده می کنیم.
در سوییچ (ب) وقتی کلاک صفر است خازن Cb از طریق M4 و M3 به اندازه Vdd شارژ می شود و گیت سوییچ از طریق M13 و M5 صفر می شود و سوییچ خاموش است ، در زمان یک بودن کلاک ولتاژ خازن بر روی گیت سورس ترانزیستور سوییچ قرار می گیرد و سوییچ روشن می شود ، تو جه داشته باشید که ولتاژ گیت ترانزیستور سوییچ برابر Vi+Vddاست به همین دلیل M13 را قرار داده شده تا ولتاژ درین سورس M5 خیلی زیاد نشود.
در (شکل 12 ) نتایج شبیه سازی سوییچ برای یک ورودی سینوسی را با کلاک 20Mhz مشاهده می کنید
در مدار آزمایش برای شبیه سازی خروجی سوییچ به یه خازن 2pf متصل شده است همانطوری که در شکل مشاهده می کنید در زمان یک بودن کلاک که سوییچ روشن است ورودی و خروجی برابرند و وقتی کلاک صفر می شود سوییچ خاموش و خروجی ثابت می ماند. لازم به ذکر است خطای پله ای که در خروجی مشاهده می شود ناشی از clock feed-through می باشد.
به دلیل خازن های پارازیتی مدار ولتاژ گیت ترانزیستور سوییچ برابر با مقدار دقیق Vi+Vdd نمی شود و ولتاژ آن از رابطه زیر به دست می آید .

که در آن Cp مجموع خازن های پارازیتی گره راستی Cb تا ترانزیستور سوییچ می باشد. برای اینکه سوییچ بهتری داشته باشیم Cb را بزرگ انتخاب می کنیم (در حدود 1-2pf) که جمله دوم عبارت بالا به Vdd نزدیک شود. سایز ترانزیستور های M1 و M3 را کوچکتر انتخاب می کنیم تا خازن های پارازیتی متصل به گیت ترانزیستور سوییچ کم شود ، و دقت و سرعت سوییچ افزایش یابد ، سایز ترانزیستور های M4 وM2 را کمی بزرگتر قرار می دهیم چون در زمان وصل شدن کلاک ، سوییچ از طریق این دو ترانزیستور روشن می شود و این کار باعث سریعتر روشن شدن سوییچ می شود ، بزرگ شدن این ترانزیستور ها تاثیر چندانی در افزایش خازن های پارازیتی Cp و اثر خوب آن بیشتر است به شرطی که خیلی بزرگ نشوند. سایز ترانزیستور اصلی سوییچ را بزرگ تر انتخاب می کنیم تا مقاوت معادل سوییچ کوچک تر شود خروجی سریع تر تغییر کند ، البته آن را نباید خیلی بزرگ کرد به این دلیل که خازن های پارازیتی آن بزرگ می شود و در مدار نمونه بردار و نگه دار ایجاد مشکل می کند.
مقدار THD اندازه گیری شده برای این سوییچ در فرکانس 1Mhz برابر با THD = -41.3750 db (853.5873m %) است.
توان مصرفی متوسط برای این سوییچ در فرکانس نمونه برداری 20Mhz برابر با pavg= 2.6579 uW می باشد. و سایز ترانزیستور های سوییچ به شرح جدول 5 است.
با متصل کردن سوییچ ها و آپ امپ بر اساس توپولوژی گفته شده به یک مدار نمونه بردار و نگه دار دست می یابیم در این بخش به بررسی نتایج شبیه سازی مدار و به دست آوردن خطا ها می پردازیم.
در (شکل 13) نتایج شبیه سازی در فرکانس نایکویست نزدیگ به نیمی از فرکانس نمونه برداری را مشاهده می کنید و در(جدول 6) و (جدول 7) در صد خطا و مقدار خطای ناشی از sampling + holding را به صورت می نیمم ماکزیمم و میانگین مشاهده می کنید.
شبیه سازی در فرکانس 9Mhz صورت می گیرد زیرا اگر فرکانس را دقیقا برابر فرکانس نایکویست(10Mhz ) قرار دهیم به دلیل اینکه فرکانس نمونه برداری مضربی از آن است نمونه ها تکراری می شود و آزمایش به درستی صورت نمی گیرد. توان مصرفی متوسط نمونه بردار و نگه دار در طول انجام عملیات sample & hold برابر2.4832mW Pav= می باشد.توان مصرفی نمونه بردار و نگه دار در گوشه های مختلف PVT در (جدول8 ) آمده است.

نتیجه‌گیری

در این مقاله، مدار تقویت‌کننده بهره واحدنمونه بردار و نگه دار برای ورودی یک ADC 10 بیت با 50MSpS طراحی شده است که با فرکانس 20 مگاهرتز نمونه‌برداری می‌کند و سویینگ خروجی برابر (2Vp-p) می‌باشد و در نمونه‌برداری از سیگنال با فرکانس 9Mhz میانگین 2.314mV خطا دارد و میانگین درصد خطا آن 0.48% می‌باشد و متوسط توان مصرفی آن 2.3mW است. این مدار در تمامی گوشه‌های PVT شبیه‌سازی شده و کارکرد مناسب دارد و همچنین با کاهش ولتاژ منبع تغذیه به 1.6V همچنان با میانگین خطا 3.88mV، کار می‌کند و در ولتاژ تغذیه 2V با میانگین خطای 3.125mV کار می‌کند.
این مشخصات با طراحی تقویت کننده عملیاتی تمام تفاضلی با بهره حلقه باز ، 82db و فرکانس بهره واحد 150مگاهرتز و حاشیه فاز 80درجه پس از جبران‌سازی با خازن جبرانساز 2pF، تحت بار خازن 2pF ، و استفاده از سوییچ bootstrapped و خازن نمونه‌برداری 2pF در مدار نمونه بردار و نگه دار ، بدست آمده است.
استفاده از ساختار تمام تفاضلی برای این مدار نمونه بردار و نگه دار خطای ناشی از تزریق بار کانال را بسیار کاهش داده و همچنین اثرات نویز منبع تغذیه را کاهش می‌دهد

پي‌نوشت‌ها:

دانشجوی دکتری مهندسی برق

مراجع
B.razavi,Design of Analog CMOS Integrated Ciruits,McGrawHill ,2001
A. Abo and P. Gray, “A 1.5V 10b 14.3 MSps CMOS pipeline analog-to-digital converter,” IEEE J. Solid-State Circuits, vol. 34, pp. 599–606, May 1999.
Cheng-Chung HSU, Jieh-Tsorng WU,” A CMOS 33-mW 100-MHz 80-dB SFDR Sample-and-Hold Amplifier” IEICE TRANS. ELECTRON, VOL.E85–C, NO.JANUARY 2002